單項(xiàng)選擇題

在VHDL語(yǔ)言中,用語(yǔ)句()表示檢測(cè)到時(shí)鐘clk的上升沿。

A.clk’event
B.clk’event and clk = ‘1’
C.clk = ‘0’
D.clk’event and clk = ‘0’

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