<samp id="iq0wq"><acronym id="iq0wq"></acronym></samp>

<bdo id="iq0wq"><center id="iq0wq"></center></bdo>

單項(xiàng)選擇題

在VHDL中，條件信號(hào)賦值語(yǔ)句WHEN_ELSE屬于（）語(yǔ)句。

A.并行和順序
B.順序
C.并行
D.不存在的

你可能感興趣的試題

單項(xiàng)選擇題

在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（）種邏輯值。

A.2
B.3
C.9
D.8

單項(xiàng)選擇題

在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC的數(shù)據(jù)類型中是用（）表示的。

A.小寫(xiě)字母和數(shù)字
B.大寫(xiě)字母數(shù)字
C.大或小寫(xiě)字母和數(shù)字
D.全部是數(shù)字

<bdo id="mvdla"><optgroup id="mvdla"></optgroup></bdo>

<ul id="mvdla"><form id="mvdla"></form></ul>

<samp id="mvdla"></samp>